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multi is
port( a : in unsigned (1 downto 0);
b : in unsigned (1 downto 0);
result : out unsigned (3 downto 0));
end entity;
architecture arc of multi is
begin
result <= a * b;
end arc; Decoder(4bit BCD)
Multiplexer(8비트)
Encoder(4bit)
Comparator(4bit)
Multiplier(2bit)
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세 번째 실습은 함수 F(A,B,C,D) = ∑m(0,2,3,8,10,11,12,14,15)를 이해하고 이를 VHDL로 알고리즘을 짜 8 to 1 MUX를 이용한 회로와 4 to 16 Decoder를 이용한 회로로 나타내는 것이다. 이 때 각 회로에는 En이 인풋으로 포함된다. MUX와 Decoder의 구조를 이해하여
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것은 집적회로화되어 있다. PCM통신에서는 아날로그디지털 변환기를 코더라 한다.
4. 참고 자료
-VHDL을 활용한 디지털 회로 설계 (한울출판사)
-네이버 백과사전 1. 개 요
2. 문 제
(1) 3*8 Decoder
(2) 3*8 Encoder
3. 고찰 및 의견
4. 참고 자료
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입력과 전 단계에서 발생한 자리올림수를 더하도록 구성
- 두 개의 반 가산기와 한 개의 논리합 회로를 이용하여 구성
- 자리올림수를 더해 줄 수 없는 반 가산기의 단점을 보완 1. GATES(AND, OR, NOT, XOR)
2. DECODER
3.MUX(Multiplexer)
4. ADDER
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논리회로의 조합으로 구성되며 대표적인 기능을 갖는 것은 집적회로화되어 있다. PCM통신에서는 아날로그디지털 변환기를 코더라 한다.
4. 참고 자료
-VHDL을 활용한 디지털 회로 설계 (한울출판사)
-네이버 백과사전
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Ⅱ. 관련 연구
Ⅲ. CBR HDTV TS 패킷 전송을 위한 새로운 메카니즘의 제안
Ⅳ. 전송단 및 수신단의 하드웨어 구현
Ⅴ. VHDL을 이용한 회로 설계 및 검증
Ⅵ. FPGA를 통한 기능 검증
Ⅶ. 결론
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Decoder 의 설계
본론
2.PC의 직렬 포트 (RS-232)
2.1 RS-232의 신호 레벨 결정
2.2 PC의 신호 레벨의 조절 ( MAX232 )
2.3 전압 레벨
2.4 MAX232와 PC직렬 포트와의 연결
3.1 1.8432MHz 의 오실레이터 사용
3.2 HBE-DTK-20k240 FPGA 트레이닝 키트
3.3 VHDL로 구현
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REPORT
<2x4 디코더, 4x2 인코더>
1. 2x4 디코더(복호기)
entity decoder2x4 is
port(A : in std_logic_vector(1 downto 0);
(Y : out std_logic_vector(3 downto 0));
end decoder2x4;
architecture Behavioral of decoder2x4 is
begin
process(A)
begin
case A is
when \"00\" => Y <= \"0001\";
when \"01\"
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Video RAM addres decoder
begin
if(H_count>=700) then
y_count<=conv_std_logic_vector(conv_integer(V_count)-1/4,7);
else
y_count<=conv_std_logic_vector(conv_integer(V_count)/4,7);
end if;
x_count<=conv_std_logic_vector(conv_integer(H_count)-640,8);
end process;
addr<=y_count & x_count;
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is
port(a, b, bi : in std_logic;
di, bo : out std_logic);
end full_sub;
architecture behav of full_sub is
begin
process (a, b, bi)
begin
di <= a xor b xor bi;
bo <= ((not a) and b) or ((not a) and bi) or (b and bi);
end process;
end behav;
[실험7] => 순차회로
■ Decoder 4 to 16
■ Ring Count
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