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융통성: 실행순서의 조정이 가능
③ 단순성: 시스템 설계가 단순
④ 안정성: 0과 1로 유지되므로 높은 안정성
⑤ 견고성: 잡음 등에 강함
⑥ 정확성: 논리적인 처리로 정확한 결과 도출
- 중략 - 교재 전 범위 핵심요약+출제예상문제
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1
1
0100
0
0101
0
0110
1
0111
0
1000
0
1001
1
1010
X
1011
X
1100
X
1101
X
1110
X
1111
X
BA
DC
00
01
11
10
00
0
0
1
0
01
0
0
0
1
11
X
X
X
X
10
0
1
X
X
그림 8-6 3으로 나누어 떨어지는 BCD수에 대한 Karnaugh맵
맵으로부터 읽은 최소 SOP : X=AD+ABC+ABC
AD
ABC
ABC
회로도
표 8-5의 실험결과
3 =
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다음과 같다.
※ 위에서 구성한 3-input OR, NAND, NOR gate들이 모두 잘 동작하는 것을
알 수 있다.
(3) 그림 2의 회로를 구성 L-9
워크밴치 이용
2-INPUT AND gate
3-input AND gate
3-input OR, NAND, NOR gate
De Morgan's theory를 증명하고 설명
e Morgan's theory
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회로를 구성한 뒤 ME(memory enable)와 WE(write enable) 입력단을 +5v에 접속한 뒤 WRITE를 하기 위해 우선 아래 표에 있는 Address를 A1~A4입력단에 입력 시킨 뒤 데이터 입력단 D1~D4에 해당 데이터를 입력 후 ME와 WE입력단을 0에 접속 하고 다시 +5v에 접속하
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(1) 실험 1-1-1에서 구한 전류 이득 값을 이용하여 이론값을 구하고, 실험 및 앞에서 구한 계산 결과와 비교한다.
e. 전류 이득
- 이론값
- 실험값
- 비교
(2) 실험 1-1-1에서 구한 트랜지스터의 β 값과 값을 이용하여 회로 1, 2, 3 의 특성을 Electron
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E를 이용한 J-K F/FT Truth Table》
①회로구성
이번 실험은 J-K F/F의 동작을 확인 하는 실험이었다. 2개의 NAND와 1개의 INVERTER를 이용하여 회로를 구성하였고, Vcc와 Gnd 도 설정하여 주었다. 클럭에는 5V를 입력하여 F/F가 동작하도록 해주었다.
◎ J-K F/F
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데이터 입력 D는
Enable 입력의 역할도 동시에 함을 주목한다.
《디멀티플렉서 회로 구성 》
《디멀티플렉서 실험 사진》
①회로구성
2개의 AND GATE와 1개의 INVERTER를 이용하여 회로를 구성하였다. D단자가 Eable과 함께 입력 값의 역할도
함께 하
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회로 모양이다. 따라서 클럭 펄스가 들어올때마다 출력이 바뀌게 되며, 이 관계가 그림 5(c)의 진리표에 표기되어 있다. 또 T플립플롭의 표시기호는 그림 5(b)와 같고 이때 T는 클럭펄스를 나타낸다.
T
Qn+1
0
1
Qn
Qn
(a) 회 로 (b) 표시기호 (c) 진리표
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회로를 구성하라.
(2) 입력 S와 R의 조합을 통해 진리표를 완성한다. 표의 상태 행에서 set, reset, last Q, ambiguous 등으로 구분하여 기입한다.
(3) SR latch의 동작을 시간도표로 나타내고, 특히, S=R=1에서 S=R=0상태로 부꿀 때 출력이 어떻게 결정되는지
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논리식 X=D*(1+BorC) => X=D*(1) =>X=D 가 된다.
2.NOR게이트들만 사용하여 그림 8-4의 등가회로를 그려라.
드모르간의정리 X+Y=X*Y 와 X+X=X 를 이용하면 등가회로를 그릴수 있다.
3.BCD 무효 코드 검출기에 대한 진리표(표 8-2)에서 A입력이 사용 되었지만
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