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회로에서 교차 일그러짐은 어떻게 제거될 수 있는가?
(a) 두 트랜지스터의 베이스-이미터 접합을 순방향 바이어스해주는 보상다이오드를 붙여 줌으로써
(b) 직류공급전압을 증가시킴으로써
(c) 위의 둘 모두를 해줌으로써
⇒ 이와 같은 Crossover
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회로에서 JFET 순방향 전달컨덕턴스가 증가하면 전압이득은 어떻게 변하는가?
(a) 증가한다. (b) 감소한다. (c) 변동이 없다.
⇒ 의 공식을 확인해 보면 gm의 증가에 따라 전압이득은 증가함을 확인할 수 있다.
4. 그림 23-1의 회로에서 부하저항 RL
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전압 이득은?
(a) 증가한다. (b) 감소한다. (c) 변하지 않고 그대로이다.
⇒ 부하저항 RL값이 무한대에 가까울수록 이상적인 회로가 되고 Loading effect가 발생하지 않게 되어 발생할 수 있는 최대 전압이득을 유도할 수 있다. 위에서도 실험을 통해
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전압이득
보통
1보다 작다
전류이득
보통
높다
전력이득
높다
높지만 전류이득보다는 낮다
입력임피던스
보통
높다
출력임피던스
보통
낮다
실험 15장에 대한 복습문제
1. 그림 15-1과 같은 위상분리기 회로에서 두 출력의 전압이득은?
(a) 1보다
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은 0V이다. 그리고 게이트-소스간 음전압의 크기는 1.265V인 반면 VGS(off)는 2.1V로 게이트-소스간 음전압의 크기가 VGS(off)에 비해서 작다.
2. 그림 21-1의 자기바이어스 회로에서 IDSS=10mA이고 gm0=5000㎲이면, 소스전류는 대략 얼마인가?
(a) 1mA(b) 2mA(c) 5
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전압이득이 100이고 동상전압이득이 0.001이면 동상신호제거는 얼마인가?
(a) 40dB(b) 60dB
(c) 80dB(d) 100dB
⇒ CMR(dB)=20log( Av(d) / Acm ) 으로 즉 20log(100/0.001) = 100dB이 나온다.
5. 그림 28-1의 회로에서 동상신호제거비가 100,000:1이고 첨두간 입력전압이 10V일
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전압은 대략 얼마인가?
(a) 0.3V (b) 0.7V (c) 6V (d) 10V
⇒ 위의 실험에서 제너 다이의오의 변곡점이 6.2V임을 알 수있었고, 답은 그러므로 약6V의 값이 맞다고 할 수 있겠다.
2. 다이오드 특성곡선의 어느 부분에서 제너다이오드는 개방회로와 같이 되
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(d) 30V
⇒ 관측된 파형에서도 볼 수 있듯이 회로에서 ±15V의 전원을 사용하게 되면 최대 가능한 출력전압 스윙은 대략 10.81V인 15V가 됨을 알 수 있다.
2. 그림 27-1의 회로에서 계단입력에 대한 출력전압의 최대시간변화율을 무엇이라고 하는가?
(a
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실험 1에서 채널 1의 파형은 인가전압의 파형이므로 언제나 같음을 알 수 있다. 또한 채널 2에서는 이 회로가 positive clipper임으로 양의 반주기에서는 파형이 끊겨 알 수 없지만 만약 음의 반주기에서 보면 채널 1과 같은 모양의 파형이 관측되는
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실험한 것이었다. 첨두간 입력전압(Vpk-pk)을 10Vpk-pk로 하여 1kHz의 주파수로 인가했을 때, 입력파형은 5Vpk값을 가진 정현파를 나타내었다. 우리가 구성한 Clamper회로를 먼저 입력신호의 음의 반주기부터 분석해 보도록 하겠다. 먼저 음의 주기일
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