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실험에 임했던 우리 조는 1,2번 실험을 가장 먼저 끝냈지만 3번 실험에서 2시간째 막혀 있었다. 문제를 역으로 생각을 해보면, 이러한 J-K F/F은 실생활에 사용될 것임을 알 수 있다. 실생활의 모든 회로는 순서에 맞게 구성되어 있고, 그 순서대
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실험에 참고한 자료의 그림을 보면 더 쉽게 이해가 가능하다.
Transition Time과 Prepagation Delay가 생기는 이유는 다음과 같다.
CMOS를 리모델링 하면 회로에 capacitor들이 구성되어있다는 사실을 알 수 있다. 출력 값이 high→low로, low→ high로 바뀌는 것
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☞A\'(BD\'E\'+BC\'E+BCE)
☞Z = A(B\'+E\'+C\'D\'+CD) + A\'(BD\'E\'+BC\'E+BCE)
회로도 구현
Z = A(B\'+E\'+C\'D\'+CD) + A\'(BD\'E\'+BC\'E+BCE)
X = A\'BC(D+E)Z\'
Y = ABE(C+D)Z\' ◉8-N 설계 과제
◉진리표
◉진리표를 이용해서 구한 Z에 대한 K-map
◉회로도 구현
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회로는 마음대로 동작을 하게 된 것이다. 아마도 TTL논리레벨을 제대로 맞춰주지 못해서 에러가 나는 것 같은데 정확한 이유는 모르겠다.
이번 실험에서 힘들었던 점은 분명히 내가 생각하기에는 제대로된 회로를 구성 하였다고 생각을 하고
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: 74LS74
J-K : 74LS73, 74LS76, 74LS78, 74LS109, 74LS114 1. 실험목적
2. 관련이론
․ 기본 RS 플립플롭
․ RS 플립플롭
․ PR/CLR RS 플립플롭
․ D 플립플롭
․ T 플립플롭
․ 주종 플립플롭
․ JK 플립플롭
3. 예비보고서
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회로는 NOT gate의 출력단자를 AND gate로 묶어 줌으로써 open-collector가 아닌 회로를 구성하게 되었다. 따라서 NOT gate와 AND gate에 의한 논리 값이 출력되게 되었다.
◈실험 종합
논리회로 실험을 위한 기본BASIC GATE에 대한 특성을 연구해 봤다. 각 GATE
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실험에 임하였지만, 미리 공부를 해온 탔에 쉽게 실험을 마칠 수 있었다.
실험감상
가산기와 감산기 실험을 통하여 이론으로만 학습하고 이해하던 원리를 직접 증명해 볼 수 있었다.
감산과 가산의 과정을 IC를 이용하여 직접 설계하여 보고,
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때의 차이를 구별하면서 기능표를 확인할 수 있었다. 1. 목적
2. 이론
가. 반가산기(Half Adder)
나. 전가산기(Full Adder)
다. 산술논리 연산장치(Arithmetic and Logic Unit, ALU)
라. 7-세그먼트 디코더 (7-Segment Decoder)
3. 예비보고
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실험설계 방법을 이용하거나 여의치 않은 경우에는 약점을 보완할 수 있는 여러 가지 방법을 모색하여야 한다.
Ⅳ. 결론
이제까지 준실험설계의 기본논리와 장단점에 대하여 알아보았다.
위의 내용을 요약하여 보면 실험연구는 실험을 받는
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실험이 불가능 한 경우가 있다.
④정밀도가 낮다. Ⅰ.준실험설계의 기본논리
1.준 실험적 방법의 의의와 기본논리
1)준 실험적 방법 의의
2)준 실험적 방법 기본논리
2.준 실험적 방법에 의한 평가 설계
1)관찰시점을 추가하는 준 실험적
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