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회로의 구성이 잘못되지 않도록 해야 한다. 같은 기능의 gate 여서 입력이 2개와 3개의 gate는 각각의 Pin 이 다른 역할을 할 수 있기 때문이다.
실험결과, 예비보고서와 사전 시뮬레이션을 통해 얻은 결과와 비교하여 보았을 때 래치와 플립플롭(
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JK-FF Simulation]
- 이 플립플롭은 상승 에지일때 상태가 변화함을 알 수 있다.
- 00 -> 01 -> 11 -> 10 -> 00 으로 처음에 state diagram에서 본 바와 같이 카운팅 되고 있음을 알 수 있다.
- CLK의 바뀜에 따라 delay를 두고 변화함을 알 수 있다.
- Rst가
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실험
JK-FF의 J, K 입력을 서로 연결하여 T-FF을 구성한다. 아래 그림과 같이 기본 게이트로 구성된 JK-FF로부터 T-FF을 구성하고 입력 T에 대한 출력 Q와 Q(bar)를 확인하여 표에, 동작특성은 타이밍도에 나타낸다.
①실험 1의 ①~⑤를 반복한다.
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R-S latch 구성 및 출력
실험 사진 첨부
예비회로 조사를 통한 출력과 비교
Latch 대한 개념 이해
실험 분석
R-S F/F의 회로 구성
J-K f/f 을 구성
J-K F/F 대한 개념 이해
실험 분석
토글 값이 제대로 나오지 않는 이유에 대한 분
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17-4는 7476 소자
내부의 두 개의 플립-플롭을 이용한 리플 카운터를 소개하고 있다. 회로를 결선하고
보고서에 있는 도표 1에 와 출력을 그려 넣어라.
LED가 ON일 때는 출력Q는 HIGH이다. 적색과 녹색 LED는 펄스 발생기 주파수가 플립-플롭에 의해
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회로
(a) 회로도
(b) 특성표
CP
T
Q
↓
0
불변
↓
1
Q이미지. Chapter 1. 관련 이론(Theoretical Background)
래치(latch)와 플립플롭(flip-flop)
(1) 비동기식 S-R 래치(latch)
(2) 동기식 S-R 래
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회로를 결선하고 D와 의 입력 변화에 따른 출력 상태를 측정하라.
D
Q
Q'
0
0
0
0
1
0
0
1
0
1
0
1
1
1
1
0
(3) 그림 10-11과 같은 TTL IC 7474 D-F/F 회로를 구성하고 D와 의 입력 변화에 따른 출력 상태를 측정하라.
D
Q
0
0
0
1
0
0
0
1
0
1
1
1
(4) 그림 10-12과 같은 JK-F
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플립플롭의 상태표
◆ 워크벤치로 예비과제(2)에서 구한 J-K F/F을 구성해서 실험한 결과
- 회로를 워크벤치로 구성하면 다음과 같다. 앞에서 R-S F/F을 푼 것과 달리 회로가 복잡해서
74시리즈 침을 4개나 사용한 것을 알 수 있다. 출력쪽에는 bar LE
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회로 1) Ring Counter의 정의
(1) Ring Counter
(2) Ring Counter의 종류
① 시동 펄스가 필요한 4단 링카운터
② 시동 펄스가 필요없는 4단 링카운터
2) NAND Gate로의 실제 회로 구성
(1) 사용 부품 및 기기
(2) 과정
(3) 보안
3) D플립플롭으로의 실제
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소자
b. X1+X2+X3=0 조건을 만족
c. 발진 조건 : X3<0(용량성)일 때, X1, X2>0(유도성)
X3>0(유도성)일 때, X1, X2<0(용량성)
▶ 실기시험 측정 파형
① TP1 출력파형
주파수 :
Time/Div :
Volt/Div :
② TIME CHART 1. J-K 플립플롭
2. 미분기
3. 발진기
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