|
회로에 의해 JFET소자의 입장에서 병렬로 연결되어 있으므로 29.76킬로옴이다. 이것이 입력저항이며, 출력저항은 이 실험상에서는 60킬로옴이 된다. 저항이 2배이어야 전압이 0.5배로 하강하기 때문이다. 따라서 이와 같이 계산된 등가 저항으로
|
|
|
[전자 회로 실험] FET 증폭기와 스위칭 회로 실험 보고서
목차
1. 실험 목적
2. 2부 공통 소스 JFET 증폭기
3. 전류원 바이어스의 추가
4. 2부 문제
5. 3부 캐스코드 증폭기
6. 3부 문제
7. 2부, 3부 결론 및 고찰
1. 실험 목적
전자
|
|
|
[전자회로설계 결과보고서][실험 09] JFET 증폭기
목차
1. 관련 이론
(1) 접합 전계 효과 트랜지스터 JFET
(2) 공통 소스(CS) JFET 증폭기
(3) 공통 드레인(CD) JFET 증폭기
2. 공통 소스(CS) JFET 증폭기
(1) PSpice 시뮬레이션 과정
(2) PSpice 시뮬레
|
|
|
(R1B1) I(R1B2) I(R1C) V(3) V(4)
1.000E+01 8.207E-04 8.151E-04 8.861E-04 1.793E+00 1.936E+00
이론값
모의실험값
측정값
오차(%)
Ib(uA)
Ic(mA)
Vb(V)
Vc(V)
*직류해석(뒷 단자)
.OP
.DC VCC 10V 10V 6
VCC 6 0 10
R2B1 6 9 68K
R2B2 9 0 10K
R2C 6 7 2.4K
R2E 8 0 240
R3E 10 0 1K
Q2 7 9 8 Q2sc1815
Q3 6 7 10 Q2s
|
|
|
증폭기를 설계하면 좋은 이득 고입력 저출력 저항을 가지는 증폭기를 설계할 수 있습니다,
3. JFET 공통 드레인 증폭기 P-spice 시뮬레이션 수행 결과
회로도 )
시뮬레이션 결과 )
JFET 공통 게이트 증폭기 P-spice 시뮬레이션 수행 결과
회로도 )
시
|
|
 |
회로의 단락을 방지하기 위하여 저압형 인버터에서는 반드시 사용되어야 할 부분이다. 이를 위해 컴퍼레이터를 통해 생성된 구형파의 신호에 RC시정수를 두어 두 신호를 AND시킴으로 해서 데드타임을 주었다. 본 실험에서는 약 4μ[sec]의 데드
|
|
 |
보고서
학년 / 학기
교과목 / 담당 교수
프로젝트 명칭
3학년 1학기
전자회로실험설계 /
권 보 규 교수님
디스코 라이트 컨트롤러(Disco Light Controller)
주요 내용
◎ 목 적 : 디스코 라이트 컨트롤러는 교차하는 깜빡이는 디스코 라이트 램프의 밝
|
|
 |
보고서 작성능력 검증 기출문제 120
? 논문 작성을 검증하는 문제 127
? 기출문제의 유형분석 연구능력을 검정하는 문제 141
가. 기출문제의 유패턴탐색 꼬리질문 답변 대응 141
나. 기출문제 패턴과 대응 162
? 기본적인 외국어 소통능력을 검
|
|
|
회로설계 ……………………………………………………3
1. RC 발진회로 ………………………………………………3
(1) 동작 원리 ………………………………………………3
(2) 속도조정 및 역류방지 ……………………………………4
|
|
메뉴펼치기
