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SR Latch 회로
2. D Flip-Flop
3. JK Flip-Flop
4. T Flip-Flop
6.Experimental Results
1.SR Latch
A.Data
Truth Table (순서대로)
C
S
R
회로동작(V)
회로동작정리
FPGA
Q
-Q
Q
-Q
Q
-Q
0
X
X
X
X
X
X
X
X
1
1
0
5.01
0.22
1
0
1
0
1
0
0
5.02
0.21
1
0
1
0
1
0
1
0.04
4.96
0
1
0
1
1
0
0
0.04
4.97
0
1
0
1
QuartusⅡ시
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된 SR 플립플롭
2.NAND 게이트로된 SR플립플롭
<래치(Latch)회로>
1.D 래치
2.JK 래치
3.T 래치
<마스터-슬레이브(Master-Slave)FF>
<플립플롭 (Flip-Flop)>
1.RS 플립플롭
2.D 플립플롭
3.JK 플립플롭
4.T 플립플롭
<플립플롭의 여기표(Exciton Table)>
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SR플립플롭이라고도 한다. 세트(set)입력S 및 리셋(reset)입력 R을 가지며, 출력은 Q와 Q의 부정인 를 갖고 있다.
* RS 플립플롭의 동작 상태
- Q가 1일 때, S 입력은 0으로 두고, 1을 R 입력에 공급하면 Q는 0이 된다 (reset 상태)
- Q가 0일 때, R 입력은 0으
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Latch)
◐ 래치와 플립플롭 - 두 개의 안정 상태를 갖는 일종의 기억 회로
◐ 안정 상태 - 회로의 외부로부터 입력을 가하지 않는 한 본래의 상태를 유지할 수 있는 상태
◐ 래치나 플립플롭은 정상 출력 와 부정 출력를 가지고 있다.
◐ 두 가
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Latch & Flip Flop
(1) 예비과제 (1)에서 구한 R-S Latch를 구성한 후 출력을 측정하라.
(2) R-S F/F을 구성한 후 출력을 측정하고 결과를 검토하라.
(3) 예비과제 (2)에서 구한 J-K F/F을 구성한 뒤 (2)를 반복하라. 또 이 결과를 7476의 결과와 비교하라.
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Latch 에서는 Parallel 혹은 serial를 처리하기 위해서 기존의 system에서는 각각의 Block를 삽입하였으나 제안된 구조는 모두 포함되어 있고 user define에 결정되어진다. memory controller에서는 memory에 Data가 씌여지는 방식을 결정하는데, 이는 화소정의 및
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