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1,0 / 1,1 이렇게 3가지 경우에는 Race condition이 발생하지 않고 0,0인 경우에 회로에 따라 값이 변할 수 있는 Race condition이 발생한다.
느낀점 :
latch에 1,1값이 입력되면 문제가 생기기 때문에 그 뒤에 오는 모든값이 무조건 Race condition상태가 될 줄
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SR Latch 회로
2. D Flip-Flop
3. JK Flip-Flop
4. T Flip-Flop
6.Experimental Results
1.SR Latch
A.Data
Truth Table (순서대로)
C
S
R
회로동작(V)
회로동작정리
FPGA
Q
-Q
Q
-Q
Q
-Q
0
X
X
X
X
X
X
X
X
1
1
0
5.01
0.22
1
0
1
0
1
0
0
5.02
0.21
1
0
1
0
1
0
1
0.04
4.96
0
1
0
1
1
0
0
0.04
4.97
0
1
0
1
QuartusⅡ시
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decoder를 통해 나오는 bit, 그리고 모듈 자체의 clock값을 AND게이트로 통과시켜 clock을 발생시키고, 해당 clock에서만 register data의 입력이 일어나도록 구현해야 하는 것으로 추측된다. ① SR Latch의 설계
② D Flip-Flop의 설계
③ Register의 설계
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연산이 이루어지고 있음을 확인할 수 있다.
이로써 1 port General Purpose Register File의 설계가 완료되었다. ① General Purpose Register File의 시뮬레이션 결과
① SR Latch(with clock)의 설계
② D Flip-Flop의 설계
③ General Purpose Register File(1 port)의 설계
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Latch와 Flip-Flop의 동작 및 특성을 이해하고 그 결과를 분석하였다. Latch는 비동기식 메모리 소자로, 입력신호에 따라 상태를 유지할 수 있는 회로이다. 실험에서 사용한 Latch는 SR Latch와 D Latch로, 각각의 동작 원리를 통해 메모리 소자로서의 특
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Latch 에서는 Parallel 혹은 serial를 처리하기 위해서 기존의 system에서는 각각의 Block를 삽입하였으나 제안된 구조는 모두 포함되어 있고 user define에 결정되어진다. memory controller에서는 memory에 Data가 씌여지는 방식을 결정하는데, 이는 화소정의 및
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rque Converter 의 고속 회전시 Lock-up Damper 해석
Brake Pedal 하중 인가시 영구변형량 예측 해석
Brake Piston Seal 의 작동 시 거동 해석
Parking Brake 의 작동 시 구조성능 예측 해석
Rack & Pinion Gear 의 작동 시 구조 해석
Hood Latch 의 영구변형량 예측 해석
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