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전문지식 121건

verilog 시계 [디지털 논리 회로]
및 시뮬레이션 1. 기본 시계 제작 (0.1초~1분단위, 스탑워치) ㉮기본 시간 모듈 ㉯스탑워치 모듈 ㉰메인 모듈 2. hour 단위 구현을 위한 testbench & module ㉮분단위 test module ㉯시간단위 test module ㉰test main module
verilog시계 verilog, 디지털논리회로 디지털, verilog 시계 [디지털 논리 회로],
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  • 등록일 2012.03.26
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Quartus 디지털 시계 verilog HDL 알람기능
- 알람 기능을 가진 디지털시계 설계 - SW0 : 시계를 Set하는 신호 -> 0 : 모든 기능 정지, 1 : 동작 SW1 : view mode select signal -> 0 : Am, Pm 1시~12시, 1 : 0시~23시 SW2 : 알람 기능 on/off signal (알람은 LED를 통해 표현한다.) - [key 0] : mode selec
Quartus verilog, 디지털시계 HDL, Quartus 디지털 시계 verilog HDL 알람기능,
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  • 등록일 2009.06.14
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베릴로그를 이용한 LCD 시계
st or posedge key[5]) begin if(rst) h_time1 <= 8\'d0010_0000; else if(key[5]) h_time1 <= 8\'b0011_0000; else begin case(qh1) 4\'d0 : h_time1 <= 8\'b0011_0000; 4\'d1 : h_time1 <= 8\'b0011_0001; 4\'d2 : h_time1 <= 8\'b0011_0010; 4\'d3 : h_time1 <= 8\'b0011_0011; 4\'d4 : h_time1 <=
베릴로그 lcd시계, verilog 텀프로젝트, 베릴로그를 이용한 LCD 시계,
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  • 등록일 2014.01.07
  • 파일종류 한글(hwp)
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  • 최근 2주 판매 이력 없음
Verilog(베릴로그) 이용한 시계 설계
--lpm_add_sub CARRY_CHAIN="MANUAL" CARRY_CHAIN_LENGTH=48 DEVICE_FAMILY="Cyclone II" LPM_DIRECTION="SUB" LPM_WIDTH=1 cout dataa datab result --VERSION_BEGIN 9.1 cbx_cycloneii 2009:10:21:21:22:16:SJ cbx_lpm_add_sub 2009:10:21:21:22:16:SJ cbx_mgl 2009:10:21:21:37:49:SJ cbx_stratix 2009:10:21:21:22:16:
베릴로그 알람시계, 시계 디지털회로실험, Verilog(베릴로그) 이용한 시계 설계,
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  • 등록일 2010.11.09
  • 파일종류 압축파일
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h264 3D Encoder의 SOC 설계verilog 코드포함
Level, Layout Level의 과정을 거쳐 하나의 SOC를 제작하는 것이 주 내용이 될 것이다. sep.1weeks C를 통한 알고리즘 구현 spp.4weeks Verilog HDL을통한 RTL LEVEL 구현 oct.1weeks Design Compiler를 통한 Gate LEVEL 구현 및 SOC chip design nov.3weeks Backend 설계, 평가
h264 soc. verilog, 3d encoder, h264 3D Encoder의 SOC 설계verilog 코드포함,
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  • 등록일 2018.10.24
  • 파일종류 아크로벳(pdf)
  • 참고문헌 있음
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Verilog HDL을 이용한 가산기 설계 : Verilog HDL 언어를 학습한다, QuartusII 프...
<Quartus II 사용법 및 Verilog HDL 4bit adder> 1. 실험 제목 : Verilog HDL을 이용한 가산기 설계 2. 실험 목적 - Verilog HDL 언어를 학습한다. - QuartusII 프로그램의 사용법을 익힌다. - HBE-ComboII 실습장비의 사용법을 익힌다. <Verilog HDL> Ver
Quartus II 사용법 Verilog HDL 가산기, Verilog HDL 4bit adder 가산기 설계, Verilog HDL을 이용한 가산기 설계 : Verilog HDL 언어를 학습한다, QuartusII 프로그램의 사용법을 익힌다, HBE-Combo,
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  • 등록일 2015.08.25
  • 파일종류 워드(doc)
  • 참고문헌 없음
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Digital Filter Design using Matlab and Verilog
Digital Filter Design Using Matlab & Verilog Fdatool (Filter Design & Analysis Tool) 실행 ╋━━━━━━━━━━─────────……………… 필터를 설계하기 위해 Fdatool 을 실행시킨다. Start > Toolboxes > Filter Design > Filter Design & Analys
비디오 필터, 디지털 FIR, Digital Filter Design using Matlab and Verilog,
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  • 등록일 2012.10.23
  • 파일종류 피피티(ppt)
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
verilog chapter1
VERILOG HDL은 아날로그 회로를 논리 합성하여 디지털 회로로 만들어 설계를 만드는 것이다. 텍스트 입력으로 이해하기 쉽고 시뮬레이션으로 결과를 예측 할 수 있는 기술이다. VERILOG HDL 이용하여 자신이 원하는 IC를 설계 및 제작, 시뮬레이션으
verilog, vhd, verilog발표, verilog vhd, verilog chapter1,
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  • 등록일 2005.09.23
  • 파일종류 한글(hwp)
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[Verilog] MP3에 들어가는 IMDCT를 수행하는 코드
Verilog를 이용하여 구현해 보는 것이었다. 일단 Cosine의 값을 정규화 시키는 알고리즘 구현을 이해하는 것이 생각보다 쉽지 않았다. 그리고 Main 알고리즘인 IMDCT를 기준으로 Rom과 Ram 그리고 ALU가 서로 상호작용을 하여 입력데이터 값에 대한 출
IMDCT 베릴로그, Verilog MP3, [Verilog] MP3에 들어가는 IMDCT를 수행하는 코드,
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  • 등록일 2010.09.10
  • 파일종류 한글(hwp)
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Verilog를 이용한 교통신호제어기(TLC) 설계
Verilog 코드 - tb_sig_control.v `timescale 1ns/1ns `define CLK_PERIOD 10 `define TRUE 1\'b1 `define FALSE 1\'b0 module tb_sig_control; wire [2:0] MAIN_SIG, CNTRY_SIG, PED_SIG; reg CAR_SENSOR, PED_BUTTON; reg CLOCK, CLEAR; // Instantiate signal controller sig_control SC(MAIN_SIG, CNTRY_SIG, PED_SIG,
TLC, 신호등, Verilog, TLC 신호등, Verilog를 이용한 교통신호제어기(TLC) 설계,
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  • 등록일 2009.10.16
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