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논리회로와 메모리를 함께 구현할 수 있는 SOC 신기술을 개발하고 이를 채택한 ASIC 설계에 들어갔다. 도시바, 히타치 등 대부분 반도체 소자 업체들도 SOC개발에 주력하고 있고 표준화된 SOC 기반을 만들기 위해 적극적인 협력관계를 모색하고
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각 실험에 대한
**pspice 회로설계및 출력파형 캡쳐 실험 . 능동여파기
-1차 저주파 여파기
100hz일때의 출력파형
200hz일때의출력파형
500hz일때의 출력파형
-2차 저주파 여파기
100hz일때의 출력파형
200hz일때의출력파형
500hz일때의
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실험은 인코더와 디코더의 원리를 이해하는 실험으로서 인코더의 10진수 데이터를 2진수의 데이터로 변환하고, 디코더는 인코더와의 반대로 2진수를 원래의 상태로 변화시켜 독립적인 서로 다른 출력선으로 변환하는 조합회로이다.
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실험교육을 실시한다.
80분
기본기능 시험단계
준비한 회로를 빔프로젝트를 통해
학생들에게 보여주고 바이어스
회로에 대한 동작원리와 안정성에
영향을 미치는 파라미터들을
제시하고 정상출력파형 모듈을
보여준다.
회로를 잘못설계하였
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IC Design
상품 설계
→소비자의 수요에 맞게 상품 설게
기능 설계
→설계가 올바르게 되었는지 Simulation을 통해 확인
논리회로 설계
→NAND/NOR Gate를 이용하여 구체적인 회로 설계
Layout 설계
→ 부품의 배치나 회로 패턴 작성 및 확인
Mask 제
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회로 설계에서 사용하고 나머지는 시뮬레이션에서만 사용
ex) 구조 : 레지스터·형 [범위] 레지스터 이름;
reg선언의 예
reg a; // 1비트 레지스터
reg [3:0] x; // 4비트 레지스터 x
reg [7:0] m,n; // 8비트 레지스터 m,n
2. 논리회로 설계
(1) 전 가산기 설계
A
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논리회로를 설계하여라.
입 력
출 력
a
b
c
d
A
B
C
D
0
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1
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0
1
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1
1
1
x
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실험의 논리
⑴실험의 필요성
⑵ 사회실험의 기본논리
⑶ 사회실험의 종류
2. 진실험적 방법의 논리와 약점
⑴ 진실험의 논리
⑵ 진실험의 설계방법
⑶ 진실험의 약점
3. 준실험적 방법의 논리와 약점
⑴ 준실험의 논리
⑵ 준실
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회로설계
- 제너레이터 대체 : 다이오드와 캐패시터와 저항으로 대체
- 최저비용 설계 : 최저비용으로 고효율을 내기위해 설계시 부품선정에 어려움
- 맥동률 최소화 : 맥동률을 줄이기 위해 캐패시터 2개를 병렬연결
- 전압변화 최소화 : 값이
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BCD의 숫자가 4, 5, 6, 7 일 때 논리 1이 된다. 또, 출력 C는 입력의 BCD의 숫자가 2, 3, 6, 7이면 논리 1이 되고, 출력 D는 입력의 BCD의 숫자가 1, 3, 5, 7, 9이면 논리 1이 된다. 곱셈 알고리즘
나눗셈 알고리즘
*BCD/10진 디코더
*10진/BCD 인코더
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