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증폭기에서 슬루율은 무엇을 제한하는가?
(a) 입력임피던스(b) 동상신호제거비(c) 전압이득(d) 주파수응답
⇒ 연산증폭기에서 슬루율을 측정할시 증폭기의 폐회로이득이 1인상태에서 측정해야 하므로 결국 전압이득을 제한하는 것이다.
5. 그림
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증폭기에서는 VG의 증가에 따른 VD의 감소을 예상할 수 있었으나 공통드레인 증폭기에서는 VS=ID×RS에 의해 입력과 출력이 같은 위상차에 의해 진행되게 된다.
3. 그림 23-1의 회로에서 JFET 순방향 전달컨덕턴스가 증가하면 전압이득은 어떻게 변
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회로가 되고 Loading effect가 발생하지 않게 되어 발생할 수 있는 최대 전압이득을 유도할 수 있다. 위에서도 실험을 통해 분석해 본 것과 같이 RL값이 더 커지게 되면 컬렉터 저항의 합성저항은 커지게 되므로 전체 전압이득(Av)는 증가하게 된다.
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회로에서 두 개의 출력신호간 위상차는?
(a) 0° (b) 45°
(c) 90° (d) 180°
⇒ OA(공통 이미터 증폭기)의 출력파형은 입력신호와 180˚의 위상차를 가지고 나타내어 졌다. 하지만 OB(공통 컬렉터 증폭기)의 출력파형은 입력신호와 0˚의 위상차를 가지고
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실험 16장에 대한 복습문제
1. 그림 16-1의 회로에서 공통베이스 증폭기의 전압이득은 대략 얼마인가?
(a) 1 (b) 17 (c) 34 (d) 50
⇒ 이 공통 베이스 증폭기에서의 전압이득(Av)는 다음과 같다.
Av=Vout/Vin=[ic×(RC||RL)]/[ie×r\'e]=(RC||RL)/r\'e=(1kΩ||1kΩ)/30.12Ω=16.6
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있었는데, 이것은 하나의 트랜지스터가 동작하는 것을 보면 전체 회로가 공통 컬렉터 증폭기와 같이 되고 그 성격과 같이 입력신호와 출력신호와의 위상차가 없는 것이 된다고 생각해 보았다.
실험 18장에 대한 복습문제
1. 그림 18-3에 보인
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전류가 크게 영향을 받는 회로의 순서는
실험 ①회로 > 실험 ③회로 > 실험 ②회로
였다.
즉 실험 ①회로인 1개의 저항을 이용하는 BJT 바이어스 회로는 이론과 같이 트랜지스터의 β에 매우 민감한 의존성을 지닌다는 사실이 실험적으로 확
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회로를 그려보면 아래와 같은데 입력전류가 바로 출력전류로 나온다. 이것은 교류에서 입력전류가 +주기일때 출력전류도 역시 +주기이고 그 반대도 성립하므로 입력파형과 출력파형의 위상관계는 동상이라고 할 수 있다.
(6) 실험 회로에서
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실험결과분석 : 555timer를 이용하여 PWM 파형을 볼 수 있었던 실험이였다.
이 실험은 주기와 Duty Ratio, 캐패시터만 설정하면 회로에 쓰이는 R_a,R_b를 계산식으로 구할 수 있다. 실험을 하면서 설정한 값들은 다음과 같다.
≪ … 중 략 … ≫
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회로를 나타낸다. [그림 6(b)]
(a) (b)
[그림 6] CMRR를 크게 하기 위한 정전류원 회로
3. 참고 자료
전자공학 (이수원, 구기준, 임영근, 이영노 공저) - 학문당; 341-350p.
전자공학의 기초 (이영근 저) - 광림사; 601-620p. 1. 목적
2. 참고 사항
3. 참
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