|
회로설계가 간단하고 늘려나가기 쉽지만 초기 interval이 긴 것, 각 단계로 넘어갈 때 지연시간이 긴 것이 단점입니다. CLA는 RCA의 단점을 보완하기 위해 만들어졌지만, 4bits이상이 요구되는 복잡한 회로에 대해 캐리예측에 오히려 더 많은 시간
|
|
|
치가 있다면 2n개의 입력 데이터 중 하나를 선택할 수 있다. 예를 들어 4×1 멀티플렉서라고 하는 것은 4개의 입력선과 하나의 출력선을 가지는 것을 말하며 이때의 선택 스위치는 2개가 필요하다.
예) 4×1 멀티플렉서
― 진 리 표 ―
입 력
선택
|
|
|
회로 구성 》
《 A/D CONVERTER 회로 구성 》
회로구성 실험1의 회로 출력에 위의 비교기를 부가한다 (uAl458C OP amp에는 2개의 OP amp가 있으므로 1개의 op amp로 회로를 구성할 수 있다).
1) 1KHz pulse를 single pulse로 바꾸고 (스위치 box를 사용) counter를 0으로
|
|
|
불량이었던 것 같다. 제대로 된 값을 구할 수 있었다.
1학기 때 다룬 내용들을 방학이 지난 시점에서 다시 하려니 생각대로 잘 되지는 않았다. 이번 시간을 통해 회로 구성하는 법과 장비 조작하는 법을 다시 확인해 볼 수 있어서 좋았다.
|
|
|
그림과 같은 인코더 회로를 구성한다. 7432의 7번 핀은 접지하며, 14번 핀은 +5V 전압을 인가한다. 입력의 상태를 표와 같이 변화시키면서 출력 상태를 기록하여라.
□ 시뮬레이션 결과
□ 결과 값
D3
D2
D1
D0
A
B
0
0
0
1
0
0
0
0
1
0
1
0
0
1
0
0
0
1
1
0
0
0
1
1
|
|
|
회로 이용을 선언, decoder의 input x와 output d가 반전된 encoder이므로 d를 input, x를 output으로 선언, en은 그대로 input
port(
EN : in Std_logic;
D : in STD_LOGIC_VECTOR (7 downto 0);
x : out STD_LOGIC_VECTOR (2 downto 0));
end component;
begin
key1 : encoder_be
port map(EN1,D1,x1); -- en이
|
|
|
회로
process(rst, clk)
--분주회로 변수 선언
variable count_clk : integer range 0 to 4000000;
begin
if (rst = \'0\') then
clk_d <= \'0\';
count_clk :=0;
elsif (clk\'event and clk = \'1\')then
if (count_clk = 4000000) then
--count_clk가 4000000이되면 clk_d는 L에서 H로 H에서 L로 변함.
clk_d <
|
|
|
회로를 위한 clk_d를 선언한다.
4. Discuss how your circuit does
입력값10100010
circular-Right
logical-Right
arithmetic-right
10100010
01010001
10101000
01010100
10100010
01010001
00101000
00010100
10100010
11010001
11101000
11110100
circular-Left
logical-left
arithmetic-left
10100010
01000101
1000101
|
|
|
회로인 것을 확인 할 수 있었다.
실험에 대한 고찰
이번 실험은 Logic gate의 멀티플렉서와 디멀티플렉서를 구성할 수 있고, 실험의 결과들로 멀티플렉서와 디멀티플렉서의 원리를 이해하고 동작을 확인해 보는 것이었다. 멀티플렉서는 복수개
|
|
|
수식을 기입한다. 예를 들면 첫 번째 회로의 U점에는, X점에는 A+B를 기입해야 한다.
그림 2-1
표 2-1
A
B
U
V
X
Y
Z
0
0
0
1
1
0
1
1
그림 2-2
표 2-2
A
B
W
X
Y
0
0
0
1
1
0
1
1
그림 2-3
표 2-3
A
B
U
V
W
X
Y
0
0
0
1
1
0
1
1
그림 2-4
표 2-4
A
B
C
U
V
W
X
Y
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
|
|
메뉴펼치기
