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회로를 그려보면 아래와 같은데 입력전류가 바로 출력전류로 나온다. 이것은 교류에서 입력전류가 +주기일때 출력전류도 역시 +주기이고 그 반대도 성립하므로 입력파형과 출력파형의 위상관계는 동상이라고 할 수 있다.
(6) 실험 회로에서
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실험을 하는데 어려움이 생기고, 또 다른 점으로는 처음으로 회로에 전압을 인가할 경우 Short상태인 캐패시터(이론상)에 아주 큰 초기전류가 흐르게 되고, 그것을 Surge Current라고 하는데, 이것이 캐패시터가 충전될 동안 계속 흐르게 됨으로 다
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<사전보고서>
제목 : 회로법칙의 확인과 계측기의 이해
학번 :
성명 :
조 :
제출일:
1. 실험이론
(1) 프로브
1) 프로브라는 것은 스코프와 측정하고자 하는 부분을 연결해주는 일종의 케이블이다. 프로브중 가장 일반적인 것인 1:1, 10:1 프로
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회로 소자의 시스템이 작동한다는 것을 알 수 있었다.
실제 실험을 통해서도 Simulation과 같이 y값이 출력되기까지 시간이 소요되는지를 중점적으로 살펴보아야 하겠고, 또한 이 시간차가 Simulation과 같은 6ns인지도 살펴보아야 할 것이다. 1.
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있었는데, 이것은 하나의 트랜지스터가 동작하는 것을 보면 전체 회로가 공통 컬렉터 증폭기와 같이 되고 그 성격과 같이 입력신호와 출력신호와의 위상차가 없는 것이 된다고 생각해 보았다.
실험 18장에 대한 복습문제
1. 그림 18-3에 보인
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실험 2. (그림 2참조)
1) 우선 변압기를 전원 연결선에서 떼어낸 뒤 그림 2와 같이 전파 2배전압기 회로를 결선한다.그 후 오실로스코프를 다음과 같이 조정한다.
채널 1과 2 : 5 V/division, 직류결합
시간배율 : 2 ms/division
220Vrms, 60㎐ 전압과 주파수
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회로에서 JFET 순방향 전달컨덕턴스가 증가하면 전압이득은 어떻게 변하는가?
(a) 증가한다. (b) 감소한다. (c) 변동이 없다.
⇒ 의 공식을 확인해 보면 gm의 증가에 따라 전압이득은 증가함을 확인할 수 있다.
4. 그림 23-1의 회로에서 부하저항 RL
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회로가 되고 Loading effect가 발생하지 않게 되어 발생할 수 있는 최대 전압이득을 유도할 수 있다. 위에서도 실험을 통해 분석해 본 것과 같이 RL값이 더 커지게 되면 컬렉터 저항의 합성저항은 커지게 되므로 전체 전압이득(Av)는 증가하게 된다.
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실험 15장에 대한 복습문제
1. 그림 15-1과 같은 위상분리기 회로에서 두 출력의 전압이득은?
(a) 1보다 현저히 크다 (b) 1과 같다. (c) 1보다 현저히 작다.( 1보다 약간 작다. )
⇒ 위에서의 전압이득은 각각 다음과 같다.
Av(OA)=Vout/Vin=[ic*(RC||RL1)]/[ie*(r\
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은 0V이다. 그리고 게이트-소스간 음전압의 크기는 1.265V인 반면 VGS(off)는 2.1V로 게이트-소스간 음전압의 크기가 VGS(off)에 비해서 작다.
2. 그림 21-1의 자기바이어스 회로에서 IDSS=10mA이고 gm0=5000㎲이면, 소스전류는 대략 얼마인가?
(a) 1mA(b) 2mA(c) 5
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